abril 13, 2024

AMD muestra más tecnologías de apilamiento 3D en Hot Chips 33

hipermétrope: La tecnología de apilamiento de chips 3D aún no ha llegado a lo grande, con solo Intel Foveros llegando al mercado en las CPU de Lakefield y algunos productos Zen3 con caché apilado verticalmente esperando entre bastidores. Pero en el simposio Hot Chips de este año, AMD ya está delineando hacia dónde pretende ir desde aquí, con ideas ambiciosas sobre cómo aplicar la tecnología.

El 3D V-Cache mostrado por AMD en Computex es la adición (relativamente) simple de caché L3 adicional a un Ryzen 9 5900X, lo que genera un aumento del rendimiento del 15% en los juegos. La disposición de la pila 3D permite a AMD utilizar un proceso de fabricación que permite una SRAM más densa para el troquel superior, colocando 64 MB en el espacio directamente encima de los 32 MB en el troquel base, que tenía que ser de silicio adecuado tanto para la memoria caché como para el cálculo.

Todo esto se hizo utilizando TSV (vías de silicio), conectadas con conexiones directas verticales de cobre a cobre que se empaquetan mucho más juntas que la tecnología de microbombas “tradicional”.

AMD reclama un tono de golpe de 9 micrones por su tecnología híbrida de pegamento directo; en comparación, Intel Foveros funcionaba en el orden de 50 micrones cuando se implementó en Lakefield, el principal punto de comparación utilizado para la afirmación de AMD de ganancias de eficiencia 3x y densidad 15 veces mayor con sus interconexiones que la “otra arquitectura 3D” no especificada.

Team Blue también tiene un tono de 36 micrones citado para su próxima tecnología Foveros Omni para usar en las CPU de Meteor Lake y 10 micrones en Foveros Direct, una solución híbrida que compite más directamente con lo que AMD muestra aquí.

Sin embargo, se espera que ambos lleguen solo en 2023, mientras que AMD ha declarado que sus chips Ryzen con pila 3D estarán en producción en masa a fines de este año.

La compañía también está trabajando con TSMC en proyectos de apilamiento 3D más complejos, con la ambición de apilar núcleos de CPU uno encima del otro, dividir los macrobloques de una CPU (como niveles de caché más bajos) entre diferentes capas o incluso bajar al nivel de corte de el circuito.

Apilar silicio informático, en particular, plantea dificultades únicas para alimentar los troqueles más altos y eliminar el calor de los inferiores, una de las razones por las que el 3D V-Cache de AMD solo se superpone en la base de la memoria caché del troquel, dejando los núcleos de la CPU solos.

Por supuesto, todo esto depende de cuánta mejora se pueda realizar en las métricas de potencia, rendimiento, área y costo (PPAC) y, por supuesto, si TSMC puede continuar brindando sus técnicas de empaque avanzadas en la producción en masa.

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